FRAMにアクセス (ブロック仕様編) - nao-milkの経験ブログ

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FRAM(強誘電体RAM)をアクセスするためのFPGAをテーマに、FPGAを設計するまでの一連の工程を記載して行こうと思います。

ブロック仕様
Verilog-HDLによるコーディング
シミュレーション(RTLシミュレーション)
Platform DesignerとFPGA Topの作成
論理合成とインプリメント
NiosIIのコーディング
NiosIIを含めたシミュレーション

本記事では、まずはブロックの仕様を記載します。

(後半に、FRAMとインターフェイスを行うSPIブロックのVerilogコードも記載しています。)

※FRAMのモデルは「CY15B102QN」となります。

　(ちょうど、verilogのシミュレーションモデルがあったので。。。)

【背景】

昔の案件でFRAMにアクセスする機能が必要で、しかも、アクセス時間を短くしたかったため、バーストアクセスができるIPを探したのですが、見当たらなかったため、verilogで作りました。

その時は、必要な機能に限定して作成しましたが、今回は依頼されたものではないので、私の好きなように作ろうと思います。

ポイントとしては、色々なコマンド(Opcode)が発行でき、且つブートローダとして使えそうな機能も考慮してしみました。

概要
機能
ブロック構成
入出力信号一覧
入出力タイミング
動作説明
内蔵RAMとFRAMアクセスの関係
レジスタ詳細
設定例
- スレーブモード
- マスタモード
SPI I/Fのソースコード(記述：verilog-HDL)
使用ツール
最後に

概要

FRAM(CY15B102QN)デバイスに対し、リード/ライトを行います。

リード/ライト方法はSPIプロトコルで行います。

以下にFRAMデバイスの通信フォーマット例を示します。

f:id:nao-milk:20210416131425p:plain — FRAMデバイスリード/ライト例

機能

【CPU I/F (Avalon-MM)】

MasterとSlaveに分かれ、入力信号MST_SLV(0:Master 1:Slave)により選択が可能。
Masterを選択した場合、入力信号PRM_???に従って、FRAMから取得したデータをAvalon-MM(Master側)のブロックから出力します。
Slaveを選択した場合、Avalon-MM(Slave側)でCPUから設定されたレジスタ値に従い、アクセスを行います。
FRAMへの転送が完了すると、割り込みを発生します。尚、割り込みマスクが可能であり、割り込みステータスに"1"を書き込むことでクリアします。(割り込み信号はレベル信号)

【FRAMデバイスI/F (SPIプロトコル)】

アクセスバイト数(バーストサイズ)は、レジスタREG_ASC[20:0]又は入力信号PRM_ASC[20:0]で設定が可能。尚、スレーブモード時の最大アクセスバイト数は内蔵RAMサイズに依存します。
出力(送信)バイト数は、レジスタREG_OTC又は入力信号PRM_OTC[1:0]で設定が可能。
シリアルクロック(出力信号FRAM_SCLK)は内部クロックSYS_SLK[200MHz]を分周して生成し、最大50MHz(SYS_CLKの1/4分周)を出力。
シリアルクロックの周波数は、レジスタREG_DIV[3:0]又は入力信号PRM_DIV[3:0]で設定が可能。
入力シリアルデータ(入力信号FRAM_MISO)は、SYS_CLK↑に同期してラッチし、レジスタREG_TAK[1:0]又は入力信号PRM_TAK[1:0]により、取り込みタイミングを調整することが可能。

ブロック構成

FRAMとI/Fを行うブロック(ブロック名:NML_FRAMIF)の構成図を以下に示します。

※CPUブロックは50MHzで動作します。

※TOPは、FPGAのTOPを示します。

f:id:nao-milk:20210416124855p:plain — FRAM I/F ブロック構成

入出力信号一覧

FRAM I/Fブロックの入出力信号の一覧を以下に示します。

f:id:nao-milk:20210417112745p:plain — 入出力信号一覧

入出力タイミング

FRAM I/Fブロックの入出力タイミングを以下に示します。

FRAM I/F信号

タイミング波形とレジスタ設定値との関係を以下に示します。

f:id:nao-milk:20210416151845p:plain — 入出力タイミング (FRAMデバイス用 SPI I/F信号タイミング)

※出力信号FRAM_OUTEは、FRAMへのシリアルデータを出力しない場合はHi-Zしたいことも想定して補足信号としてあります。

FRAMデータ取り込みタイミング

シリアルクロックの最大周波数は50MHz[最小周期は20ns]となるため、FFから出力してFRAMへ届くまでの時間(シリアルクロックが届くまでの時間) と届いてからFRAM I/Fブロックの入力FFまでの届く時間の合計が20ns以上の場合もあると考え、基準取り込みポイントから最大3クロック遅延させて取り込むことが可能です。

以下に経路遅延イメージを示します。また、取り込みタイミング図も示します。

f:id:nao-milk:20210416154102p:plain — FRAMデータ取得までの経路遅延イメージ

f:id:nao-milk:20210416151959p:plain — 入出力タイミング (FRAMデバイス用 SPI取り込みタイミング)

Avalon-MM(Slave側)

リード時は、出力データを準備するためにWait信号(出力信号SAV_WIT)をアサートします。

また、レジスタと内蔵RAMをリードする場合でWait信号のアサート期間が変わります。

f:id:nao-milk:20210416154722p:plain — 入出力タイミング(Avalon-MM Slave)

Avalon-MM(Master側)

wait信号(入力信号MAV_WIT)のアサート期間中は出力を保持します。

f:id:nao-milk:20210416155022p:plain — 入出力タイミング(Avalon-MM Master)

動作説明

FRAM I/Fブロックの動作に関して説明します。

マスタモード(入力信号MST_SLV=0)

マスタモードは入力信号による制御を可能とし、FRAMからの取得したデータをAvalon-MM Masterとしてライト制御します。

尚、このモードはFRAMのリード系コマンド(READ,SSRDなど)のみを想定しています。

入力信号PRM_DIV、PRM_POL、PRM_TAK、PRM_ACS、PRM_OTC、PRM_STA、PRM_CMD、PRM_ADDを設定します。
PRM_ENBを"0"から"1"に設定します。これにより、動作を開始します。
FRAMへコマンド(PRM_CMDの内容)発行を行い、PRM_OTC[1:0]に応じてアドレス発行(PRM_ADDの内容)を行います。
FRAMから取得したシリアルデータを8bitパラレルデータに変換し、FIFOに格納します。
FIFOがNot Emptyになると、Avalon-MM I/F(Master側)がFIFOをリードし、Avalon-MMライト動作を行います。尚、ライトアドレスは入力信号PRM_STAを加算して出力します。
FRAMへのアクセスが完了すると、出力信号CPU_IRQをアサートします。尚、PRM_CLRを"1"にすることでクリアします。

　※動作中は、出力信号MON_ENBが"1"になります。

スレーブモード(入力信号MST_SLV=1)

CPUからのレジスタ設定に応じて動作を行い、内蔵RAMに格納されたデータをFRAMへ出力し、FRAMから出力したデータを内蔵RAMに格納します。

従って、1回のFRAMへのリード又はライトはRAMサイズに依存します。

(内蔵RAMのサイズを大きくすることで、アクセスバイト数は大きくできます)

尚、内蔵RAMサイズは4096バイトとしています。

レジスタに初期設定を行います。(REG_DIV、REG_POL、REG_TAK、REG_ACS、REG_OTC)
FRAMへ出力したいデータをCPUから内蔵RAMへ格納します。(コマンドやアドレス、ライトデータなど)
処理イネーブルを"1"にします(レジスタREG_ENB)。これにより、動作を開始します。
FRAMへの出力時は内蔵RAMからデータを取得してFRAMへ出力します。またFRAMから取得したデータは、8bitのパラレルデータに変換してRAMへ保存します。
FRAMへのアクセスが完了すると、出力信号CPU_IRQをアサートします。尚、レジスタREG_ENBも自動的に"0"になるため、割り込みマスクを行い、レジスタREG_ENBの状態をポーリングすることにより、動作中か否かを知ることが可能です。
CPUがFRAMから取得したデータを内蔵RAMから読み出す。(レジスタREG_BDT)