特定の変数をプログラムメモリ(CPUが使用するメモリ)とは別のメモリに配置する場合について、説明します。 尚、Intel社製 NiosIIの場合になります。 以下の記事では設定手順などの説明がないと思いますので、記載しておきます。 (ネット上にもあまり無いかと…

NIOSを含めたシミュレーションの実行になります。 シミュレーション環境の構築方法とNiosのシミュレーション用コードの生成方法、及びシミュレーション波形を添付します。 シミュレーション環境構築 実行スクリプトファイル生成 スクリプトファイルの修正 NI…

Quartusを実行し、リソースとタイミングもOKだったので、次はNiosのプログラムコーディングとシミュレーションについてになります。 NiosはC言語で記述し、シミュレーションはFPGA トップからの行います。ここでは、シミュレーションを実行する前のNiosのプ…

Quartusの論理合成とインプリメントとなります。 ここでは、単に実行するだけになるため、実行結果とSTA結果のみ記載します。 また、FRAM I/FブロックとFRAMデバイス間に遅延を付けて行ったシミュレーション波形も載せています。 TOP構成は、以下をご参照く…

Platform DesignerとFPGA Topの作成になります。 FPGAのTOP構成 Platform Designer ブロック構成図 System Contents アドレスマップ Quartusに読み込ませるファイル クロック/リセット生成 最後に FPGAのTOP構成 FPGAのTOP構成は以下となります。(Quartusを…

FRAM I/FブロックをトップとしたRTLシミュレーションになります。 ここでは、テストベンチ記述を記載します。 尚、言語はSystemVerilogとなります。FRAM I/Fブロックの仕様及びソースコードは以下を参照ください。 nao-milk.hatenablog.com nao-milk.hatenab…

FRAM I/Fのverilogコーディングとなります。 ブロック仕様は以下を参照ください。 nao-milk.hatenablog.com FRAM I/Fブロック構成 ソースコード FRAM I/Fブロックトップ Avalon-MM Slave I/F Avalon-MM Master I/F Buffer SPI I/F Clock transfer マクロ生成…

FRAM(強誘電体RAM)をアクセスするためのFPGAをテーマに、FPGAを設計するまでの一連の工程を記載して行こうと思います。 ブロック仕様 Verilog-HDLによるコーディング シミュレーション(RTLシミュレーション) Platform DesignerとFPGA Topの作成 論理合成とイ…

Pythonでハートマークを描画するプログラムを作成しました。

拡大/縮小処理にバイリニア補間処理を追加しました。

拡大/縮小処理をExcel VBAで作成しました。 また、X/Y方向のカウンタも固定小数にしています。 Excelで作ることにより、視覚的な画像確認が容易になります。

RGB→YUV変換をExcel VBAで作成しました。 Excelで作ることにより、視覚的な画像確認が容易になります。

除算回路を使用せずに乗算とビットシフトで演算する方法について説明しています。 演算式②のRTL記述例を追加しました。